Рисунок 2.6.1 – схема из RTL Viewer
2.7 МОДЕЛИРОВАНИЕ УСТРОЙСТВА, ОПИСАННОГО КОДОМ
HDL
На рисунке 2.7.1 представлено моделирование в режиме Funtional для кода
HDL.
Рисунок 2.7.1 – моделирование устройства, описанного кодом HDL
11
3. ОДНОСТУПЕНЧАТЫЙ СТАТИЧЕСКИЙ D ТРИГГЕР В БАЗИСЕ
И-НЕ
3.1ТАБЛИЦА ИСТИННОСТИ
Втаблице 3.1.1 приведена таблица функционирования динамического T-
триггера.
Таблица 3.1.1 – таблица функционирования
|
Входы |
|
Выходы |
Режим |
||
|
|
|
|
|
|
|
D |
|
C |
Q(t) |
|
Q(t+1) |
|
|
|
|
|
|
|
|
0 |
|
X |
0 |
|
0 |
Хранение |
|
|
|
|
|
|
|
1 |
|
X |
1 |
|
1 |
Хранение |
|
|
|
|
|
|
|
1 |
|
1 |
0 |
|
1 |
Установка в 1 |
|
|
|
|
|
|
|
0 |
|
1 |
1 |
|
0 |
Установка в 0 |
|
|
|
|
|
|
|
3.2 ФУНКЦИОНАЛЬНАЯ СХЕМА
На рисунке 3.2.1 приведена функциональная схема для динамического T-
триггера с обозначением временных окон.
Рисунок 3.2.1 – функциональная схема
12
3.3 ФОРМУЛА
Ниже приведены формулы по схеме с учётом временной составляющей в базисе И-НЕ:
( + 2) = 1( + 1) ∩ ( + 1)
( + 2) = 1( + 1) ∩ ( + 1)
1( + 1) = ( ) ∩ ( )
1( + 1) = 1( ) ∩ ( )
3.4 МОДЕЛИРОВАНИЕ
На рисунке 3.4.1 представлено моделирование в режиме Functional.
Рисунок 3.4.1 – моделирование схемы в режиме Funtional
Интервал равен 100 наносекундам. Результат моделирования совпадает с таблицей истинности.
На рисунках 3.4.2 и 3.4.3 можно увидеть минимальный порог длительности активного уровня управляющего сигнала.
Рисунок 3.4.2 – Плохая работа триггера
Рисунок 3.4.3 – хорошая работа триггера
13
Интервал был взят в 100 пикосекунд. И как видно из рисунков 400
пикосекунд недостаточно для нормальной работы триггера.
3.5 КОД НА HDL
Ниже представлен код на VHDL:
library ieee;
use ieee.std_logic_1164.all; entity s1_D_v is
port (
C:in std_logic; D:in std_logic; Q:buffer std_logic;
nQ:buffer std_logic); end;
architecture synth of s1_D_v is signal S1, R1:std_logic;
begin
process (all) begin
Q <= not (S1 and nQ); nQ <= not (R1 and Q); S1 <= not (D and C); R1 <= not (C and S1); end process;
end;
3.6 СХЕМА ИЗ RTL VIEWER ДЛЯ КОДА HDL
На рисунке 3.6.1 приведена схема из RTL Viewer для кода HDL.
Рисунок 3.6.1 – схема из RTL Viewer
14
3.7 МОДЕЛИРОВАНИЕ УСТРОЙСТВА, ОПИСАННОГО КОДОМ
HDL
На рисунке 3.7.1 представлено моделирование в режиме Timing для кода
HDL.
Рисунок 3.7.1 – моделирование устройства, описанного кодом HDL
15
Заключение
Врезультате выполнения лабораторной работы были получены навыки создания мультиплексоров и демультиплексоров на разных базисах, а также реализована функция на мультиплексоре и дешифраторе.
Впроцессе выполнения работы были построены:
-Мультиплексор на базисе И-НЕ
-Демультиплексор на базисе ИЛИ-НЕ
-Логическая функция на основе мультиплексора и дешифратора
Также была выполнена задача по увеличению размерности
мультиплексора и демультиплексора.
16