Рисунок 2.6 – RTL Viewer представление
11
3 СИНХРОННЫЙ СЧЕТЧИК С ВЫХОДНЫМ БУФЕРОМ
3.1 ТАБЛИЦА ИСТИННОСТИ
Для этого задания был использован суммирующий синхронный счетчик из лабораторной работы с модулем счета 24.
Ниже приведена таблица истинности 3.1 для синхронного счетчика с выходным буфером.
Таблица 3.1 – Таблица истинности синхронного счетчика с буфером
№ |
Выходы |
|
|
|
|
|
сигнала |
Reset |
D4 |
D3 |
D2 |
D1 |
D0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
1 |
2 |
0 |
0 |
0 |
0 |
1 |
0 |
3 |
0 |
0 |
0 |
0 |
1 |
1 |
4 |
1 |
0 |
0 |
0 |
0 |
0 |
5 |
0 |
0 |
0 |
0 |
0 |
0 |
6 |
0 |
0 |
0 |
0 |
0 |
1 |
7 |
0 |
0 |
0 |
0 |
1 |
0 |
8 |
0 |
0 |
0 |
0 |
1 |
1 |
9 |
0 |
0 |
0 |
1 |
0 |
1 |
10 |
0 |
0 |
0 |
1 |
0 |
0 |
11 |
0 |
0 |
0 |
1 |
1 |
1 |
12 |
0 |
0 |
0 |
1 |
1 |
0 |
13 |
0 |
0 |
1 |
0 |
0 |
1 |
14 |
0 |
0 |
1 |
0 |
0 |
0 |
15 |
0 |
0 |
1 |
0 |
1 |
1 |
16 |
0 |
0 |
1 |
0 |
1 |
0 |
17 |
0 |
0 |
1 |
1 |
0 |
1 |
18 |
0 |
0 |
1 |
1 |
0 |
0 |
19 |
0 |
0 |
1 |
1 |
1 |
1 |
20 |
0 |
0 |
1 |
1 |
1 |
0 |
21 |
0 |
1 |
0 |
0 |
0 |
1 |
22 |
0 |
1 |
0 |
0 |
0 |
0 |
23 |
0 |
1 |
0 |
0 |
1 |
1 |
24 |
0 |
1 |
0 |
0 |
1 |
0 |
25 |
0 |
1 |
0 |
1 |
0 |
1 |
26 |
0 |
1 |
0 |
1 |
0 |
0 |
27 |
0 |
1 |
0 |
1 |
1 |
1 |
28 |
0 |
0 |
0 |
0 |
0 |
0 |
29 |
0 |
0 |
0 |
0 |
0 |
1 |
30 |
0 |
0 |
0 |
0 |
1 |
0 |
12
3.2 ФУНКЦИОНАЛЬНАЯ СХЕМА
На рисунке 3.1 представлена функциональная схема заданного
синхронного счетчика с выходным буфером.
Рисунок 3.1 – Функциональная схема синхронного счетчика с буфером
3.3 МОДЕЛИРОВАНИЕ
Было выполнено моделирование составленной функциональной схемы
из пункта 3.2. На рисунке 3.2 изображен результат моделирования в режиме
Timing.
Рисунок 3.2 – Моделирование счетчика с буфером в режиме Timing
На рисунке 3.3 представлен результат моделирования в режиме
Functional.
Рисунок 3.3 – Моделирование счетчика с буфером в режиме Functional
По результатам моделирования можно сделать вывод, что схема
выполнена в соответствии с таблицей истинности синхронного счетчика с
буфером 3.1.
3.4 ОПИСАНИЕ С ПОМОЩЬЮ HDL
Ниже представлен код на VHDL:
library ieee;
use ieee.std_logic_1164.all; entity lab7_SCNVHD is
port (clk, Reset: in STD_LOGIC;
13
pipoOut: out STD_LOGIC_VECTOR(4 DOWNTO 0)); end;
architecture sync of lab7_SCNVHD is component scn
port (C: in STD_LOGIC; PR: in STD_LOGIC;
Q: out STD_LOGIC_VECTOR(4 downto 0) );
end component;
signal nclk: STD_LOGIC;
signal tempOut: STD_LOGIC_VECTOR(4 DOWNTO 0); begin
nclk <= not(clk); SCNF: scn
port map(clk, Reset, tempOut); process(nclk) begin
if rising_edge(nclk) then pipoOut <= tempOut;
end if; end process; end;
На рисунке 3.4 представлено моделирование синхронного счетчика с
буфером в режиме Timing.
Рисунок 3.4 – Моделирование счетчика с буфером в режиме Timing
На рисунке 3.5 представлено моделирование синхронного счетчика с
буфером в режиме Functional.
Рисунок 3.5 – Моделирование счетчика с буфером в режиме Functional
На рисунке 3.6 представлено изображение схемы с помощью RTL
Viewer.
14
Рисунок 3.6 – RTL Viewer представление
15
Заключение
В результате выполнения лабораторной работы были получены навыки совместного применения регистров и счетчиков.
Были реализованы и промоделированы следующие схемы:
-вычислитель функций;
-асинхронный счетчик с буфером;
-синхронный счетчик с буфером.
Отчет был оформлен согласно ОС ТУСУР 01–2021.
16