Среднее Заочное отделение / 4 семестр / Цифровые и микропроцессорные устройства / Электронный конспект лекций (ЦиМПУ)
.pdf
находится в предыдущем состоянии, т. е. хранит ранее записанную информацию.
Когда значение сигнала С изменяется на низкий уровень (С = 0, C = 1), на первый триггер подается сигнал запрета, а на второй триггер – разрешения. Поэтому выходы Q и повторяют состояния на выходах q и первого триггера, т. е. состояние первого триггера переписывается во второй. В этой схеме сигналы обратной связи не меняются в течение действия импульса синхронизации, поэтому двухступенчатый триггер не может находиться в автоколебательном режиме. Поскольку новое состояние триггера появляется на выходе второй ступени при низком уровне сигнала синхронизации (С = 0), то двухступенчатый JK-триггер имеет инверсный статический вход C (рисунок 2.45).
Имеются и другие варианты построения схем двухступенчатых JKтриггеров со статическим управлением. Например, в схеме с запрещающими связями сигналы блокировки второго триггера берутся со входов асинхронного
-триггера первой ступени.
S |
TT |
Q |
|
|
|
J |
|
|
C |
|
|
K |
|
Q |
|
|
|
R |
|
|
Рисунок 2.45 – Условное графическое обозначение двухступенчатого JK-триггера со статическим управлением
2.2.6 Т-триггеры со статическим управлением
Т-триггер имеет один информационный вход Т (от англ. Toggle – переключатель) и вход синхронизации С. Т-триггер изменяет свое состояние на противоположное каждым импульсом синхронизации, если Т = 1, и сохраняет свое состояние, если Т = 0. Т-триггеры не производятся в интегральном исполнении, так как могут быть легко построены из JK- и D-триггеров.
Исходя из определения Т- и JK-триггеров очевидно, что Т-триггер получается из JK-триггера, если входы J и K объединить (рисунок 2.46, а).
141
T |
J |
TT |
Q |
=1 |
D |
TT |
Q |
|
|
|
T |
|
|
||
|
|
|
|
|
|
|
|
|
C |
|
|
|
|
|
|
|
K |
|
Q |
|
С |
|
Q |
|
|
|
|
|
|
||
|
|
а) |
|
|
|
б) |
|
Рисунок 2.46 – Т-триггер на основе JK-триггера (а) и D-триггера (б)
Для того, чтобы преобразовать D-триггер в Т-триггер, воспользуемся таблицами переходов обоих триггеров (таблица 2.14).
Таблица 2.14 – Таблицы переходов D- и T-триггеров
Текущее состояние |
Следующее состоя- |
D-триггер |
Т-триггер |
|
ние |
||||
|
|
|
||
|
|
|
|
|
Qn |
Qn+1 |
Dn |
Tn |
|
0 |
0 |
0 |
0 |
|
0 |
1 |
1 |
1 |
|
1 |
0 |
0 |
1 |
|
1 |
1 |
1 |
0 |
|
|
|
|
|
Структурная схема Т-триггера на |
основе |
D-триггера показана на |
|||
рисунке 2.47. |
|
|
|
|
|
T |
КС |
D |
D |
TT |
Q |
|
|
|
|||
|
Q |
С |
С |
Рисунок 2.47 – Т-триггер на основе D-триггера
Из рисунка 2.47 следует, что необходимо синтезировать такую КС, чтобы D- триггер функционировал как T-триггер. Логическая функция, описывающая эту КС, имеет входные переменные Тn и Qn, а выходная переменная – Dn (таблица 2.14). Функция Dn (Qn, Tn) может быть записана в СДНФ по данным таблицы 2.14 в следующем виде:
142
Dn = n ∙ Tn ˅ Qn ∙ n = Qn Tn. |
(2.33) |
Схема Т-триггера на основе D-триггера, построенная по выражению (2.33), показана на рисунке 2.46, б. Если сигнал Т = 1, то триггер меняет свое состояние всякий раз, когда поступает импульс синхронизации.
Если переменная Tn в уравнении (2.33) равна единице, то уравнение логично переписать следующим образом:
Dn = n. |
(2.34) |
Уравнение (2.34) показывает, что схему делителя частоты на два можно построить простым соединением выхода со входом D (рисунок 2.48, а). На рисунке 2.48, б показаны временные диаграммы работы D-триггера в режиме деления частоты.
Необходимо отметить, что Т-триггер может быть построен на основе двухступенчатых триггеров со статическим управлением и синхронных триггеров с динамическим управлением.
|
|
|
T |
|
D TT |
Q |
|
|
|
|
|
|
|
|
t |
|
|
|
Tвх |
T |
С |
Q |
Q |
|
|
|
|
|
|
|
t |
|
|
|
Tвых |
|
а) |
|
б) |
Рисунок 2.48 – Схема делителя частоты на два на основе D-триггера (а) и его временные диаграммы (б)
2.2.7Синхронный D-триггер с динамическим управлением
Втриггерах с динамическим управлением изменения выходного состояния происходят в момент перехода синхроимпульса с нулевого уровня на единич-
ный (0 1), либо наоборот – (1 0), при достижении им порогового уровня.
143
При этом информационные входы триггера в этот момент запираются, и триггер становится нечувствительным к изменениям входных сигналов до тех пор, пока синхросигнал не вернется в исходное нулевое состояние, и другой синхроимпульс не поступит на вход С. Если триггер переключается положительным перепадом синхросигнала, то вход С называется прямым динамическим,
если отрицательным – инверсным динамическим.
УГО и логическая схема синхронного D-триггера показаны на рисунке 2.49.
S D 
C
R
|
|
S |
|
|
|
|
1 |
1 |
|
|
|
|
& |
|
|
|
D |
1 |
|
|
|
|
||
|
|
|
1 |
1 |
|
|
|
|
|
|
|
S |
0 |
& |
|
|
|
|
|
T |
Q |
|
|
|
|
|
|
2 |
|
|
|
|
|
|
|
C |
|
|
|
|
0 |
1 |
1 |
& |
|
|
|
|
|
|
Q |
|
1 |
3 |
|
|
|
D 0
S1
1(1)
R |
1 |
|
|
1(0) |
|
& |
0 |
|
|
5 |
|
& |
1 |
|
|
6 |
|
Q
Q
а) |
D |
& |
D |
|
|
||
|
0 |
4 |
1 |
|
|
|
|
|
R |
|
|
|
1 |
|
б) |
|
|
|
Рисунок 2.49 – Синхронный D-триггер с динамическим управлением. Условное графическое обозначение (а) и логическая схема (б)
Схема D-триггера состоит из трех базовых |
-триггеров. Логические эле- |
|
менты И-НЕ 1 и 2 образуют один базовый |
-триггер, а третий |
- |
триггер, состоящий из элементов 5 и 6, является выходом всей схемы. Выходы элементов 2 и 3 являются управляющими 1 и 1 входами выходного асинхронного -триггера. На рисунке 2.49, б показаны значения сигналов на выходах элементов 1..4, когда C = 0, D = 0.
На вход D может подаваться лог. 0 или лог. 1. В любом случае при C = 0 на
выходах элементов 2 и 3 лог. 1, то есть 1 = 1 = 1 и выходной |
-триггер |
находится в режиме хранения информации. Если на вход C поступает лог. 1, а |
|
D = 0, то вход 1 переходит в состояние лог. 0, это устанавливает |
выходной |
|
144 |
-триггер в нулевое состояние, а также поступает на один из входов элемента 4 и запирает вход D, блокируя любые изменения на входе D. Выход элемента 4 может изменять свое состояние лишь после того, как сигнал на входе C возвращается в состояние лог. 0, однако теперь оба входа 1 и 1 в состоянии лог. 1, запрещая тем самым любые изменения состояния D-триггера (и исключая неустойчивое состояние). Таким образом, значение входа D передается на выход Q только по положительному перепаду на входе С.
При анализе работы триггера с динамическим управлением необходимо принимать во внимание, что существует определенный промежуток времени, состоящий из времени предустановки и времени удержания, в течение которого состояние входа D не должно изменяться (рисунок 2.29).
Рассмотренная схема синхронного D-триггера с прямым динамическим входом синхронизации использована в микросхемах D-триггеров ТМ2
(КР1533ТМ2, ЭКР1554ТМ2 и др.)
Контрольные вопросы к теме 2.2
1 Чем отличается таблица состояний от таблицы истинности? 2 Чем отличается RS-триггер от JK-триггера?
3 Что такое характеристическое уравнение триггера?
4 Запишите таблицу состояний асинхронного RS-триггера и получите его характеристическое уравнение.
5Поясните, чем отличаются асинхронные RS-триггеры на элементах И-НЕ и ИЛИ-НЕ?
6Запишите таблицу состояний D-триггера. Поясните, почему одноступенчатый D- триггер со статическим управлением называется «триггер-защелка»?
7Почему на синхронных JK- и D-триггерах со статическим управлением нельзя реализовать T-триггер?
8Укажите назначение двухступенчатых триггеров. Начертите упрощенную логическую схему двухступенчатого JK-триггера со статическим управлением и поясните его работу.
9Запишите таблицу состояний Т-триггера. Поясните, как реализовать Т-триггер на базе JK- и D-триггеров?
10 Укажите особенности триггеров с динамическим управлением.
145
Тема 2.3 Регистры памяти и сдвига
2.3.1 Регистры, их назначение и классификация
Регистром называют ПЦУ, предназначенное для приема, хранения, преобразования и передачи информации в другие узлы в процессе выполнения операций в вычислительных устройствах.
Регистр представляет собой совокупность триггеров, число которых соответствует количеству разрядов размещаемых в нем кодовых слов. Наличие прямых и инверсных выходов позволяет использовать регистр для преобразования прямого двоичного кода в обратный и наоборот.
Регистры классифицируются по следующим признакам.
По способу приема и выдачи данных регистры подразделяются на параллельные, последовательные и параллельно-последовательные.
Впараллельных регистрах прием и выдача n-разрядного слова производится по всем разрядам одновременно под воздействием управляющего синхросигнала.
Впоследовательных регистрах прием и выдача n-разрядного слова производится последовательно разряд за разрядом. При этом внутри регистра возможны однонаправленный сдвиг слова из разряда в разряд влево или вправо, а также двунаправленный (реверсивный) сдвиг.
Впараллельно-последовательных регистрах прием и выдача n-разрядных слов могут производиться в последовательном, параллельном и смешанном режимах. В смешанном режиме регистр выполняет функции преобразователя параллельного входного кода в последовательный выходной код либо наоборот.
Регистры можно строить на RS-, D- и JK-триггерах. В современной цифровой схемотехнике регистры обычно строят на D-триггерах с прямым динамическим входом синхронизации, которые обеспечивают простоту схемы и высокое быстродействие. Регистры широко представлены в стандартных сериях цифровых элементов как ИС средней степени интеграции.
2.3.2Параллельные регистры
Впараллельных регистрах схемы разрядов не обмениваются данными между собой. Общими для разрядов обычно являются цепи синхронизации (тактирования), сброса, разрешения приема или выдачи, т. е. цепи управления. При-
146
мер схемы параллельного регистра, построенного на D-триггерах с прямым ди-
намическим входом синхронизации, имеющего вход сброса
R
и выходы с тре-
тьим состоянием, управляемые сигналом |
OE |
|
регистра представляет собой прямоугольник с ister) во внутреннем поле (рисунок 2.50, а).
, показан на рисунке 2.50. УГО аббревиатурой RG (от англ. Reg-
|
|
Dn-1 |
D T |
1 |
|
|
|
|
C |
Qn-1 |
|
|
|
|
|
||
RG |
|
|
|
|
|
D |
Q |
|
R. |
. . |
|
0 |
0 |
|
. |
. . |
|
1 |
1 |
|
. |
. . |
|
. . |
. |
D1 |
D T |
|
|
. . |
. |
1 |
|
||
. . |
. |
|
C |
Q1 |
|
n-1 |
n-1 |
|
|
||
C |
|
|
R |
|
|
R |
|
|
|
|
|
|
|
|
|
|
|
OE |
|
D0 |
D T |
1 |
|
а) |
|
C |
|
Q0 |
|
|
C |
|
|||
|
|
|
|
|
|
|
|
R |
R |
|
|
|
|
OE |
|
|
|
|
|
|
|
|
|
|
|
|
|
б) |
|
Рисунок 2.50 – Параллельный регистр на D-триггерах с прямым динамическим входом синхронизации. Условное графическое обозначение (а) и логическая схема (б)
Для сброса регистра в исходное нулевое состояние на вход сброса |
R |
(рису- |
|
нок 2.50) следует подать нулевой сигнал. Кодовое слово, подлежащее записи в регистр, подается одновременно всеми разрядами на информационные входы Dn-1...D0. Запись входного слова происходит по положительному фронту сигнала синхронизации на входе C. При единичном значении сигнала на входе раз-
решения |
OE |
выходы буферных элементов переходят в третье состояние и ре- |
|
|
гистр работает в режиме хранения. Для выдачи кодового слова на параллель-
ные выходы Qn-1…Q0 подается нулевой сигнал на вход разрешения |
OE |
. |
|
|
Выходные буферные элементы (повторители) обеспечивают высокую нагрузочную способность регистра (рисунок 2.50, б). Это обеспечивает работу регистра непосредственно на шину (магистраль) без дополнительных схем интерфейса, т. е. параллельные регистры могут использоваться в качестве буферных, например, в микропроцессорных устройствах.
147
2.3.3 Регистры сдвига
Регистры, в которых данные вводятся или выводятся в последовательной форме, называют регистрами сдвига. Биты кодового слова, находящиеся в триггерах регистра, сдвигаются вправо либо влево при подаче синхроимпульсов. Под сдвигом вправо понимают сдвиг от старших разрядов к младшим, а под сдвигом влево, наоборот, сдвиг от младших разрядов к старшим. Реверсивные регистры сдвига, обеспечивающие возможность параллельной и последовательной загрузки и выдачи слов, называются универсальными.
Рассмотрим УГО и логическую схему четырехразрядного регистра сдвига со сдвигом вправо на D-триггерах с прямым динамическим входов синхронизации (рисунок 2.51). УГО регистра (рисунок 2.51, а) представляет собой прямоугольник с аббревиатурой SRG (от англ. Shift Register) во внутреннем поле. Управляющий вход PE (от англ. Preset Enable) низким уровнем выбирает режим последовательной загрузки со входа DSR. При единичном уровне сигнала PE выбирается режим параллельной загрузки с параллельных входов D3…D0.
|
|
DSR |
|
SRG |
|
|
|
|
|
|
D |
|
|
|
|
|
|
|
|
|
|
Q |
|
|
|
|
|
|
|
PE |
0 |
|
|
||
|
|
|
|
|
|
|||
|
|
|
D |
0 |
Q |
1 |
|
|
|
|
|
D |
|
|
|
||
|
|
|
1 |
Q |
|
|
|
|
|
|
|
D |
2 |
2 |
|
|
|
|
|
|
|
|
|
|
||
|
|
|
D |
3 |
Q |
3 |
|
|
|
|
|
|
|
|
|||
|
|
|
C |
|
|
|
||
|
|
|
|
|
|
|
||
|
|
|
R |
|
|
|
|
|
|
|
|
|
а) |
|
|
|
|
D3 |
D2 |
|
|
D1 |
|
D0 |
|
|
PE |
|
|
|
|
|
|
|
|
& |
& |
|
|
& |
|
|
& |
|
& |
|
|
|
|
& |
|
||
|
Q3 |
|
Q2 |
|
Q1 |
|
Q0 |
|
|
T3 |
T2 |
|
|
|
T1 |
T0 |
|
Послед. |
S T |
S T |
|
|
S T |
S T |
Послед. |
|
D |
D |
|
|
D |
D |
выход |
||
|
|
|
||||||
вход DSR |
|
|
|
|||||
C |
C |
|
|
C |
C |
|
||
|
|
|
|
|||||
|
R |
R |
|
|
R |
R |
|
|
R
С
б)
148
Рисунок 2.51 — Регистр сдвига со сдвигом вправо на D-триггерах с прямым динамическим входом синхронизации. Условное графическое обозначение (а) и логическая схема (б)
При последовательной загрузке входное слово подается на последовательный вход DSR поочередно разряд за разрядом начиная с младшего. Каждый разряд входного слова записывается в триггер старшего разряда T3 (рисунок 2.51, б) в момент поступления импульса синхронизации, при этом ранее записанный разряд из триггера старшего разряда переписывается в триггер соседнего младшего разряда. Для последовательной загрузки четырехразрядного слова требуется четыре периода сигнала синхронизации. После окончания последовательной загрузки записанное слово может быть считано в параллельном коде с выходов Q3…Q0, причем с выхода Q0 считывается младший разряд. Таким образом осуществляется преобразование последовательного кода в параллельный, например, при приеме цифровых потоков из канала связи в устройство обработки информации.
Для преобразования параллельного кода в последовательный необходимо предварительно записанное в регистр слово в параллельном коде сдвигать вправо. При этом содержимое триггера младшего разряда T0 выдвигается на последовательный выход Q0 в линию связи, а освободившийся старший разряд заполняется значением сигнала с последовательного входа DSR. Если DSR = 0, то после поступления четырех импульсов синхронизации кодовое слово полностью выдвигается из регистра, а регистр заполняется нулями. Процесс сдвига кодового слова 1000 (если DSR=0) поясняется временными диаграммами на рисунке
2.52.
С |
1 |
2 |
3 |
4 |
5 |
|
|
|
|
|
|
|
t |
Q3 |
|
|
|
|
|
|
1 |
0 |
0 |
0 |
0 (1) |
0 |
t |
|
|
|
|
|
|
|
Q2 |
|
|
|
|
|
|
0 |
1 |
0 |
0 |
0 |
0 (1) |
t |
|
|
|
|
|
|
|
Q1 |
|
|
|
|
|
|
0 |
0 |
1 |
0 |
0 |
0 |
t |
|
|
|
|
|
|
|
Q0 |
|
|
|
|
|
|
0 |
0 |
0 |
1 |
0 |
0 |
t |
|
|
|
|
|
|
|
В линию |
|
|
|
|
|
|
|
0 |
0 |
0 |
1 |
0 |
t |
|
|
|
|
|
|
149
Рисунок 2.52 — Временные диаграммы при сдвиге вправо кодового слова 1000 (DSR=0)
Если последовательный выход регистра Q0 соединить с последовательным входом DSR, то получим кольцевой регистр (штриховая линия на рисунке 2.51, б). В этом случае при поступлении синхроимпульсов записанное в регистре слово будет циркулировать по кольцу (штриховая линия на рисунке 2.52).
2.3.4 Применение регистров сдвига
Рассмотрим некоторые наиболее общие применения регистров сдвига. Линия задержки. Регистр сдвига с последовательным вводом и последова-
тельным выводом можно использовать для задержки цифровых сигналов на время t = n / fc, где n – число разрядов регистра сдвига; fc – частота следования импульсов синхронизации.
Преобразователь информации из последовательного кода в параллель-
ный. Данные в последовательном коде легко преобразовать в параллельный код с помощью последовательно-параллельного регистра (рисунок 2.51, б).
Преобразователь информации из параллельного кода в последователь-
ный. Данные в параллельном коде легко преобразовать в последовательный код с помощью параллельно-последовательного регистра (рисунок 2.51, б).
Кольцевой счетчик. Если последовательный выход регистра сдвига Q0 (рисунок 2.51, б) соединить с последовательным входом DSR, то единичный бит, записанный в один из триггеров, будет циркулировать по регистру при подаче синхроимпульсов. Такая схема называется кольцевым счетчиком. На выходах триггеров генерируются неперекрывающиеся последовательности импульсов (рисунок 2.52), которые могут быть полезны для различных приложений. Схема может быть использована для подсчета импульсов. Число подсчитанных импульсов определяется уровнем лог. 1 на выходе соответствующего триггера. Число состояний или модуль счета такого счетчика M равен числу разрядов регистра, т. е. M = n. Эта схема может рассматриваться и как делитель частоты на n.
Счетчик Джонсона. Если выход 0 регистра сдвига соединить с последовательным входом, то такая схема называется счетчиком Джонсона (рисунок 2.53, а). Если в такой схеме, после обнуления регистра, подать импульсы синхронизации, то на выходах триггеров будут генерироваться сигналы формы меандра
(рисунок 2.53, б).
150