posobie5_1mua
.pdf
170
В зависимости от способа хранения состояния триггеры разделяют на статические и динамические. В статических триггерах информация может храниться сколь угодно долго. Основой статического триггера является бистабильная ячейка, образованная перекрестным объединением инверторов. Динамические триггеры содержат логические элементы и запоминающие конденсаторы со схемами управления.
Триггеры могут быть реализованы на вентилях любых типов: комбинационных, проходных, динамических.
Во всех перечисленных случаях триггера могут быть синхронными и асинхронными.
7.2. Тактовая система
Синхронная работа цифровых схем требует введения тактовых импульсов, рис.7.1.
Рис.7.1. Однофазная (а) двухфазная (б) трехфазная (в) тактовые системы и временная диаграмма работы однофазного элемента, тактируемого по фронту (г)
Используются различные тактовые системы, отличающиеся количеством фаз и их взаимным перекрытием. Наиболее простой является является однофазная (однотактная) система (рис.7.1,а). Фактически при использо-
вании инвертирования в ней две фазы ϕ и ϕ . Иногда, в двухфазной сис-
теме используются неперекрывающиеся импульсы ϕ1 и ϕ2 (рис.7.1,б). Могут быть использованы и многофазные системы с перекрытием импульсов
(рис.7.1,в).
171
В простейшем случае применяется однофазная тактовая система (рис.7.1,г). За время одного периода (или его части) тактовых импульсов ϕ информация обрабатывается комбинационной схемой и поступает на вход данных D запоминающей схемы (например, триггера или набора триггеров – регистра). Последняя под управлением тактового сигнала ϕ принимает данные, преобразует их (переходит в новое состояние) и c некоторой задержкой Tq формирует выходной сигнал Q. Для правильной работы входные данные в течение некоторого времени должны сохраняться неизменными. Так, при переключении триггера по фронту тактового импульса, данные должны быть установлены раньше фронта на время установки Ts и удерживаться в течение времени не меньшего, чем время удержания Th после фронта ϕ (рис 7.1,г).
Способ приема данных зависит от типа триггеров. Введение тактового управления триггером позволяет переключать его во время высокого или низкого уровня тактового сигнала. Такие триггеры называют однотактными, или защелками. Во время разрешающего уровня тактового сигнала защелки ведут себя подобно асинхронным триггерам и могут переключаться многократно.
Более сложные двухтактные триггеры переключаются (тактируются) фронтом и/или спадом тактового сигнала. Для однофазных систем с двоичным тактовым импульсом ϕ могут быть следующие варианты переключения триггеров (приема данных):
1)во время нижнего (отрицательного) уровня ϕ – отрицательная защелка;
2)во время положительного уровня – положительная защелка;
3)во время нарастания импульса– переключение по нарастанию (фронту) (см. рис.7.1,г);
4)во время спада импульса– переключение по спаду;
5)во время любого перепада тактового импульса – переключение по перепаду.
Условные изображения триггеров при различных способах переключения (приема данных) приведены на рис.7.2.
Рис.7.2. Условные обозначения триггеров: а – положительная защелка; б – отрицательная защелка; в – D-триггер с тактированием по фронту; г – Т-триггер с тактированием по спаду; д – RS-триггер с тактированием по фронту; е – JK-триггер с тактированием по спаду; ж – асинхронный RS-триггер; з – асинхронный JKтриггер
172
7.3. Триггера на комбинационных вентилях
Простейший асинхронный RS-триггер может быть реализован на основе двухвходовых статических вентилей NAND2 (рис.7.3,а) или NOR2 (рис.7.3,б).
Рис. 7.3. Триггеры на комбинационных вентилях: а – NAND-RS; б – NOR-RS; в – положительная защелка; г – временная диаграмма асинхронного RS-триггера; д – временная диаграмма RS-защелки; е – асинхронный JK-триггер
В первом случае он сохраняет предыдущее состояние при высоких уровнях входов (R и S), а во втором при низких уровнях входов.
Для перехода к синхронной работе триггера в него через вентили вводится сигнал управления ϕ – разрешения изменения состояния (рис.7.3,в). В синхронном режиме работы RS-триггера сигналы S и R действуют на него только при определенном уровне сигнала управления ϕ, например при положительном (рис.7.3,в), и сам триггер в этом случае является положительной защелкой.
Временные диаграммы RS-триггеров приведены на рис.7.3,г и
7.3,д.
Введением управляемой обратной связи RS-триггер преобразуется в JK-триггер (рис.7.3,е).
В современных СБИС триггеры на статических комбинационных вентилях используются ограниченно из-за большого числа компонентов и большой площади, занимаемой на кристалле.
173
7.4. Однотактные синхронные триггеры.
Однотактный синхронный D-триггер – защелка – в фазе приема передает входной сигнал D на выход Q, а в фазе хранения сохраняет выходной сигнал. У положительной защелки полярность фазы приема совпадает с полярностью тактового импульса, а у отрицательной защелки их полярности противоположны.
Динамические защелки (рис.7.4) сохраняют выходные сигналы в фазе хранения за счет зарядов на емкостях МОП-транзисторов.
Рис.7.4. Динамические защелки: а – на проходных логических элементах; б – временная диаграмма отрицательной защелки; в, г – на тактируемых вентилях
Динамические защелки допускают различные варианты реализации, в том числе на проходных логических элементах (рис.7.4,а) и на тактируемых комбинационных вентилях (рис7.4,в и г). Временная диаграмма работы обоих вариантов (отрицательной защелки) приведена на рис.7.4,б. У первого варианта в фазе приема открыт КМОП-ключ, у второго варианта активизирован инвертор. В результате входной сигнал поступает на прямой и инверсный выходы схемы.
В статических защелках для хранения информации используется положительная обратная связь. Для этого в ее состав вводятся дополнительные элементы, а сама обратная связь создается перекрестным соединением двух инверторов защелки в фазе хранения (рис.7.5).
174
Рис.7.5. Статические КМОП защелки (а) с мультиплексором, (b) на проходных вентилях, (c) на тактируемых вентилях, (d) с входным и выходным инвертором.
Для замыкания обратной связи используют мультиплексор (рис.7.5,а), дополнительный КМОП-ключ (рис.7.5,б), тактируемый вентиль (рис.7.5,в). Для разделения входных и выходных цепей применяют специальные вентили (рис.7.5,г). Во всех случаях простая конструкция защелки позволяет иметь достаточно высокое быстродействие.
Конструктивно отрицательная и положительная защелки одинаковы, а их различие состоит в коммутации тактового сигнала (рис.7.6).
Рис.7.6. КМОП-защелки на проходных вентилях: а и б – отрицательная защелка; в
– ее диаграмма работы; г и д – положительная защелка; е – ее диаграмма работы
При нижнем (нулевом) уровне тактового сигнала входной ключ отрицательной защелки включен (рис.7.6,а), а положительной защелки –
175
выключен (рис.7.6,г). На выход первой проходит входной сигнал, а на выходе второй – сохраняется его предыдущее значение. При верхнем (положительном) уровне тактового сигнала ситуация прямо противоположная: на выходе отрицательной защелки предыдущее состояние (рис.7.6,б), а на выходе положительной защелки входной сигнал (рис.7.6,д).
Временные диаграммы отрицательной и положительной защелок приведены на рис.7.6,в и 7.6,е, соответственно.
7.5.Двухтактные триггеры
Двухтактные D-триггеры состоят из разнополярных защелок, работающих по принципу ведущий – ведомый.
Динамический триггер требует для работы две фазы, но при использовании инвертирования допускает и однофазное питание (рис.7.7).
Рис.7.7. Динамический двухтактный D-триггер.
Широкое распространение получили статические двухтактные триггеры, образованные последовательным соединением разнополярных статических защелок. Так, при подсоединении к отрицательной защелке положительной получается двухтактный D-триггер, переключаемый по фронту (рис.7.8,а). Из временной диаграммы его работы (рис.7.8,б) следует, что в его внутреннем узле X во время положительного такта ϕ уровень остается постоянным и именно он передается на выход.
Рис .7.8. Статический двухтактный триггер с переключением по фронту, (а) схема D-триггера, (b) временная диаграмма, (с) режим приема, (d) режим хранения.
176
Положения ключей двухтактного D-триггера с переключением по фронту на проходных вентилях показаны на рис.7.8,в и 7.8,г. В режиме приема входной сигнал D проходит на выход первой (отрицательной) защелки, а вторая (положительная ) защелка сохраняет предыдущее состояние. При переходе в режим хранения первая защелка отключается от входа, ее выход замыкается на ее вход и поступает на выход триггера Q.
Двухтактный D-триггер содержит четыре инвертора и четыре КМОП-ключа (и вспомогательный инвертор для инвертирования тактового сигнала) (см. рис.7.9,а).
Рис.7.9. Двухтактные триггера на проходных логических вентилях, (а) D-триггер, (б) Т-триггер, (в) JK-триггер.
На его основе могут быть построены и остальные типы триггеров, в т.ч. двухтактный Т-триггер (рис.7.9,б), JK-триггер (рис.7.9,в) и др.
177
Глава 8. Полупроводниковая память
Полупроводниковая память занимает важное место в цифровых системах обработки информации. Во многих случаях ее объем и быстродействие определяют общую производительность системы. Основное отличие элементов памяти от логических элементов состоит в том, что они могут быть пассивными, т.е. работать без усиления сигнала. Это позволяет упростить их конструкцию и максимально уменьшить размеры. Как правило, запоминающие элементы объединяются в массивы (матрицы). Матрица элементов (ячеек) служит для хранения (накопления) информации. Ввод и вывод информации производятся специальными схемами управления, которые согласуют сигналы элементов памяти с внешними схемами, в том числе усиливают сигналы, считываемые с элементов памяти.
В состав управления входят схемы выборки (дешифраторы), драйверы для возбуждения шин матрицы, усилители считывания и схемы обмена данными.
Матрица накопителя (накопитель) вместе со схемами управления образует запоминающее устройство (ЗУ). Проектирование полупроводникового ЗУ тесно связано с технологическим маршрутом его изготовления. Как правило, при проектировании накопителя для повышения плотности элементов используют специальные нормы проектирования, которые учитывают специфику элементов памяти. Эти нормы могут существенно отличаться от норм проектирования цифровых логических элементов. Более того, некоторые типы полупроводниковой памяти требуют дополнительных операций в КМОП технологическом процессе.
Достоинством полупроводниковой памяти является совместимость ее технологии с технологией других элементов: логических, аналоговых и др. Недостатки полупроводниковой памяти состоят в том, что необходимо использовать несколько типов запоминающих элементов. Самые быстрые элементы на основе усилителей (триггеры) требуют постоянных источников питания. При хранении информации в виде зарядов на конденсаторах, управляемых ключами, имеет место достаточно быстрое (секунды) стекание зарядов. И, наконец, возможность длительного хранения зарядов в толще диэлектриков сопряжена с трудностями управления такими зарядами.
Современное состояние технологии памяти позволяет успешно использовать все перечисленные способы хранения информации в полупроводниковых структурах, а ее непрерывное развитие обеспечило создание ЗУ гигабитного объема. На этом пути полупроводниковые ЗУ выступают одной из главных движущих сил. Именно степень интеграции – ин-
178
формационная емкость кристаллов полупроводниковых ЗУ является показателем уровня технологии.
8.1. Архитектура ЗУ
Классификация полупроводниковых ЗУ. Полупроводниковые запоминающие устройства разделяются на классы по ряду признаков:
1) по назначению:
а) оперативные; б) постоянные; в) полупостоянные
2)по способу хранения информации: а) статические; б) динамические;
3)по возможности сохранения информации при отключении пи-
тания:
а) с сохранением информации – энергонезависимые; б) без сохранения – энергозависимые;
4) По способу выборки:
а) с произвольной выборкой; б) с последовательной выборкой.
В цифровых системах широко используют следующие типы (классы) полупроводниковых ЗУ:
1)статическое оперативное ЗУ – СОЗУ (SRAM) – в качестве сверхбыстродействующей (сверхоперативной) памяти;
2)динамическое оперативное ЗУ – ДОЗУ (DRAM) – в качестве оперативной (массовой) памяти;
3)постоянное ЗУ – ПЗУ (ROM) – в качестве постоянной памяти, программируемой в процессе изготовления;
4)программируемое постоянное ЗУ – ППЗУ (PROM) – в качестве постоянной памяти, однократно программируемой пользователем;
5)электрически репрограммируемое ЗУ – ЭРППЗУ (E2PROM) – в качестве полупостоянной памяти, многократно перепрограммируемой пользователем.
Первые два типа памяти энергозависимые, остальные энергонезависимые.
Организация накопителя ЗУ. Большинство типов полупроводниковых ЗУ используют произвольную выборку. Они представляют собой матрицу элементов (ячеек) памяти, объединенных системой шин в накопитель (рис.8.1).
179
Рис.8.1. Организация ЗУ с произвольной выборкой.
Строки (слова) матрицы накопителя управляются словарными (адресными) шинами (WL). Столбцы (разряды) матрицы управляются разрядными шинами (шинами данных). Обычно одному элементу соответствует одна словарная шина и одна – две шины данных. Кроме того, в накопителе могут быть общие для всех элементов шины (питания, общего управления).
Для управления накопителем с 2N ячейками служат N-разрядный адрес и управляющие сигналы, определяющие режим работы: выборка накопителя, запись/чтение. Обмен информацией происходит по М- разрядной выходной шине данных (М может равняться и 1).
В составе адресного слова L разрядов задают адрес одной из 2L строк накопителя, а K разрядов задают адрес одной из 2К групп столбца накопителя, так что N = L + K.
Первая часть адреса [A1…AL] поступает на дешифратор строк, а вторая часть [AL+1…AL+K] на дешифратор столбцов. Выходы дешифратора строк через драйверы возбуждают адресные шины. Выходы дешифратора столбцов выбирают М усилителей чтения (считывания)/записи. В режиме записи последние передают входной код на разрядные шины. В режиме чтения они передают сигнал с разрядных шин на выходные драйверы схемы.